据了解，当前半导体制程工艺已发展到7nm，往后提升将越来越难。若要提升芯片性能还能从晶圆封装上下文章。

      此前台积电曾推出过CoWoS(Chip on Wafer on Substrate)封装技术，将逻辑芯片和DRAM 放在硅中介层(interposer)上，然后封装在基板上。这是一种2.5D/3D封装工艺，可以让芯片尺寸更小，同时拥有更高的I/O带宽。不过由于成本较普通封装高了数倍，目前采用的客户并不多。

      3月3日，台积电宣布将与博通公司联手推出增强型的CoWoS解决方案，支持业界首创的两倍光罩尺寸(2Xreticlesize)之中介层，面积约1,700平方毫米。

      新的增强型CoWoS平台能够容纳将多个逻辑系统单晶片(SoC)，最高提供96GB的HBM内存(6片)，带宽高达2.7TB/s。相较于前代CoWoS提升了2.7倍。如果是和PC内存相比，提升幅度在50~100倍之间。

      台积电表示此项新世代CoWoS平台能够大幅提升运算能力，藉由更多的系统单芯片来支援先进的高效能运算系统，并且已准备就绪支援台积电下一代的5纳米制程技术。

      博通Engineering for the ASIC Products Division副总裁GregDix表示，很高兴能够与台积电合作共同精进CoWoS平台，解决许多在7nm及更先进制程上的设计挑战。