问：在高速 PCB 设 计时 我们使用的软件都只不过是对设置好的EMC、EMI规则进行检查，而设计者应该从那些方面去考虑EMC、EMI的规则？怎样设置规则？
答：一般EMI/EMC设计时需要同时考虑辐射（r adi a te d）与传导（conducted）两个方面。 前者归属于频率较高的部分（》30MHz）后者则是较低频的部分（《30MHz）。 所以不能只注意高频而忽略低频的部分。 一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置， PCB迭层的安排， 重要联机的走法， 器件的选择等， 如果这些没有事前有较佳的安排， 事后解决则会事倍功半， 增加成本。 例如 时钟 产生器的位置尽量不要靠近对外的 连接器 ， 高速信号尽量走 内层 并注意特性阻抗匹配与参考层的连续以减少反射， 器件所推的信号之斜率（slew rate）尽量小以减低高频成分， 选择去 耦合 （decoupling/bypass） 电容 时注意其频率响应是否符合需求以降低电源层噪声。 另外， 注意高频信号 电流 之回流路径使其回路面积尽量小（也就是回路阻抗loop imp eda nce尽量小）以减少辐射。 还可以用分割地层的方式以控制高频噪声的范围。 最后， 适当的选择PCB与外壳的接地点（chassis ground）。
关于高速差分信号的布线技巧
问：在pcb上靠近平行走高速差分 信号线 对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增大信号的衰减，影响传输距离，为什么？我在一些大公司的 评估板 上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离忽远忽近，哪一种效果会更好？我的信号1GHz以上，阻抗为50欧姆。在用软件计算时，差分线对也是以50欧姆来计算吗？还是以100欧姆来算？接收端差分线对之间可否加一匹配 电阻 ？
答：会使高频信号能量衰减的原因一是导体本身的电阻特性（conductor loss）， 包括集肤效应（skin effect）， 另一是介电物质的dielectric loss。 这两种因子在电磁理论分析传输线效应（transmission line effect）时， 可看出他们对信号衰减的影响程度。 差分线的耦合是会影响各自的特性阻抗， 变的较小， 根据分压原理（voltage divider）这会使信号源送到线上的电压小一点。 至于， 因耦合而使信号衰减的理论分析我并没有看过， 所以我无法评论。 对差分对的布线方式应该要适当的靠近且平行。 所谓适当的靠近是因为这间距会影响到差分阻抗（d if feren ti al impedance）的值， 此值是设计差分对的重要参数。 需要平行也是因为要保持差分阻抗的一致性。 若两线忽远忽近， 差分阻抗就会不一致， 就会影响信号完整性（signal integrity）及时间延迟（ TI ming delay）。 差分阻抗的计算是 2（Z11 - Z12）， 其中， Z11是走线本身的特性阻抗， Z12是两条差分线间因为耦合而产生的阻抗， 与线距有关。 所以， 要设计差分阻抗为100欧姆时， 走线本身的特性阻抗一定要稍大于50欧姆。 至于要大多少， 可用仿真软件算出来。 接收端差分线对间的匹配电阻通常会加， 其值应等于差分阻抗的值。 这样信号品质会好些。
