数字时序     电路   中通常用到的     触发器   有三种：电平触发器、脉冲触发器和边沿触发器。今天给大家介绍一下这三种触发器，话不多说，直接入正题。

1. 电平触发器

如上图所示就是电平触发器的逻辑结构图和     图形   符号图，只有CLK为高电平的时候才能接受输入信号，并按照输入信号将触发器输出置成相应的输出。它是由一个SR触发器和两个与非门组成，又称为同步SR触发器。

2. 脉冲触发器

如上图所示，脉冲触发器由两个同样的电平触发SR触发器组成，其中左边的SR触发器成为主触发器，右边的称为从触发器，这个电路也称为主从SR触发器（Mas     te   r-Slave SR Flip-Flop）。脉冲触发器的触发方式分为两步：第一步是在CLK=1时，主触发器接收输入端的信号，被置成相应状态，从触发器不动。第二步是CLK下降沿来的时候，从触发器按照主触发器的状态翻转。所以，Q和Q‘的输出状态改变发生在CLK的下降沿。它的图形符号如下所示：

3. 边沿触发器

如上图所示是COMOS     集成电路   中主要采用的边沿触发器电路结构，其实是用两个利用CMOS传输门组成的电平触发D触发器。

当CLK=0时，TG1导通TG2截止，TG3截止TG4导通。

当CLK=1是，TG1截止TG2导通，TG3导通TG4截止.

边沿触发器的的次态仅取决于     时钟   信号的上升沿或者下降沿到达时输入的逻辑状态，而在这之前或者之后输入信号的变化都对触发器的输出状态没有影响。

按照逻辑功能的不同特点，通常可以把时钟控制的触发器分为SR触发器，JK触发器，T触发器和D触发器等类型。触发器是数字设计中时序逻辑电路必不可少的单元，它使电路有了记忆功能。时序逻辑电路和组合逻辑电路的配合设计，使得     数字电路   拥有无限的可能！